Verilog HDL er en stor hardware beskrivelse språk ( HDL ) som brukes av hardware design fagfolk , spesielt innen halvledere og elektronikk designbransjen. Den ble introdusert i 1985 av Gateway Design System Corporation . Verilog HDL gjør designere til å utvikle design med et høyt abstraksjonsnivå i design, verifikasjon og implementering av digitale logikk chips . En kjennskap til programmeringsspråket C er nyttig i å lære Verilog HDL . Du trenger
Computer
Xilinx ISE
Vis flere instruksjoner
en

Start et nytt prosjekt . Åpen Xilinx ISE og klikk på "File "-menyen , velge " Nytt prosjekt ". Under prosjektnavnet , velg " Full_Adder " og velg " HDL for Top -Level " source type.
2

Velg innstillinger . Innstillingen vil avhenge av hvilke systemer du kjører . Skriv inn de riktige innstillingene Familie , Enhet og Package. For eksempel, hvis du kjører en Xilinx Spartan 3 , ville du velge Spartan3 , XC3S200 og FT256 , henholdsvis . For Synthesis Tool, velger XST ( VHDL /Verilog ), Simulator , ISE Simulator ( VHDL /Verilog ) ; . Og Foretrukket språk , Verilog
3

Opprett en ny kilde . Klikk "Next" til du kommer til "Opprett en ny kilde " og deretter på " Ny kilde " og velg " Verilog modul . " Utpeke den " Half_Adder " og fortsette å klikke "Next" til "Finish "-knappen kommer opp, klikk på den. Modulen skal nå vises .
4

Kjør modulen. Erklærer dine innganger og utganger for modulene som bruker primitive . En halv adder bør bestå av to 1 -bit- innganger og to 1 -bit- utganger , som er forbundet til en XOR og en OG-port . Høyreklikk på " syntetisere " og en meny boks vil vises . Velg " Kjør". Programmet vil gå gjennom prosessen , og en gang gjort, bør en melding om at Synthesis ble fullført vises.
5

Vis maskinvaren. Under Synthesis, dobbeltklikker du på "Vis RTL " bringe opp blokkdiagram av maskinvaren . Dobbeltklikk på blokken for å vise skjematisk av kretsen og sjekke det er som programmert .