The DRAM timing som kan endres innenfor et system BIOS kontrollerer antall faktiske minne klokke sykluser ( halvparten av merket klokkehastighet på minnet ) før minnet utfører konkrete tiltak. Jo lavere timing, jo raskere reaksjonstid på hukommelsen din , påskynde systemet i prosessen. Hver av de fire tallene representerer en annen innstilling, i rekkefølge fra første til siste : RAS til CAS Delay, RAS Precharge , Active å Forlad Forsinkelse og Row Active Time . Timing innstillingene kan bare senkes så langt som den laveste innstillingen der hovedkortet er produsert for å kjøre. RAS til CAS Delay

første tallet i fire nummer DRAM timing sekvens er RAS til CAS Delay . Data i minnet til et system er anordnet i en matrise av tall som består av rader og kolonner. For å få tilgang til data i minnet , må systemet først slå på rad hvor dataene befinner seg og deretter kolonnen. Det første signal, det radadressestrobe (RAS) , blir sendt for å aktivere i raden, og deretter det andre signal, blir kolonneadresse Strobe (CAS ) , sendes for å aktivere kolonnen, lesing av data . Tiden mellom de to signalene er RAS til CAS Delay, som i tilfellet med 9-9-9-24 timing eksempel er ni klokke sykluser .
RAS Precharge

det andre tallet i sekvensen er RAS Precharge . Når de lagrede dataene er tilgjengelig , må systemet lukke dataenes rad for å sende en annen tilgang kommando til raden av neste stykke data . RAS forhåndslading er forsinkelsen mellom kommando for å lukke den rad i påvente av neste adgang kommando og selve lukking av raden - den tid det tar mellom deaktivering av tilgang til en datalinje , og begynnelsen av tilgangen til en annen datalinje . I eksempelet timing sekvens, ville dette være ni klokke sykluser .
Aktiv til Forlad Delay

Etter få tilgang til et sted i minnet, er det en liten forsinkelse før systemet får tilgang til det neste sted. Denne forsinkelsen er aktiv til Forlad forsinkelse , det tredje tallet i timing sekvens ( ni klokke sykluser i 9-9-9-24 rekkefølge ) . Inntil denne forsinkelsen vinder ned , kan en ekstra precharge kommandoen ikke igangsettes , begrense tilgangen til minnet i prosessen.
Row Active Time

Det endelige tallet i 9 -9-9-24 timing sekvens er Row Active Time av minnemodulen . The Row Active Time representerer tiden forsinkelsen mellom det øyeblikket et stykke data er forespurt og det punktet hvor dataene rad er tilgjengelig . Dette gjør det mulig for åpningen av raden i forberedelse for tilgang til data som finnes ved en radadressestrobe og Column Address Strobe . Denne prosessen begynner datatilgang prosess for enten å lese eller skrive til DRAM -modul .