Altera Quartus er en programvare som lar deg lage digitale logiske kretser som bruker maskinvare deskriptorer språk, som VHDL og Verilog . Quartus kan du også simulere oppførselen til disse kretsene , slik at du kan teste utformingen før du forplikter det til en programmerbar bank av logiske porter . Før du kan simulere oppførselen til kretsen , må du kompilere maskinvaren beskrivelse språkkoden til en Quartus krets fil . Dette kan ta mye tid , men dette kan være sped opp ved å slå på " Smart Compilation "-innstillingen . Du trenger
Altera Quartus II Web Edition
Vis flere instruksjoner
en

Klikk på Altera Quartus II ikonet for å starte programmet . Klikk på " File" fra hovedsiden verktøylinjen og velg " Åpne . " Åpne prosjektet du ønsker å fremskynde . Alternativt kan du opprette et nytt prosjekt ved å velge " Nytt prosjekt . " Dette prosjektet vil være tom , men du kan fortsatt gjøre de nødvendige endringene slik at når du legger litt VHDL koden, vil din samling tid skal optimaliseres.

2

Klikk på " Oppdrag " fra hovedverktøylinjen . Klikk "Innstillinger" fra menyen som vises . Et nytt vindu vises .
3

Klikk " samling prosess Settings" fra kolonnen til venstre side av vinduet . På høyre side av siden viser flere justerbare kompilering innstillinger.
4

Klikk i boksen ved siden av " Bruk Smart Compilation " for å slå på denne funksjonen . Dette tvinger kompilatoren å hoppe over " analyse", "Synthesis " og " montør " etapper. Disse stadier håndtere optimalisere den digitale krets for å passe til en bestemt del av maskinvaren . De er unødvendige trinn for de tidlige stadier av digital krets utvikling, hvor du kan gjøre mange små endringer som hver krever en samling for å teste . Ved å slå disse stadiene av, kan du spare deg for masse tid .