Verilog er en Hardware Descriptor språk , eller HDL , og det er brukt for å beskrive digitale kretsene ved hjelp av programmeringsspråk semantikk . Du kan bruke Verilog og vanlige programmeringsspråk kontroll uttalelser som "hvis" uttalelser for å generere hendelser i en digital krets . For eksempel kan du lage en elektrisk puls på fallende kanten av en klokke signal. Et klokke -signal er et tog av firkantbølger , hvor hvert kvadrat bølgene genereres flere ganger per sekund . Det er to sider til torget wave : stigende kanten og fallende kanten . Du kan utløse hendelser på hver kant. Du trenger
Verilog Integrated Development Environment (IDE ), for eksempel Altera Quartus II ( se Resource for link )
Vis flere instruksjoner
en

Åpne Verilog IDE og opprette et nytt prosjekt ved å klikke på "File " og deretter velge "New Project Wizard . " et prosjekt skapelse vinduet vises . Velg et navn og katalog for dette prosjektet . For eksempel kan du kalle prosjektet " puls " og plassere den i katalogen "C : . \\ Verilog Prosjekter " Trykk på "Next "-knappen for å gå gjennom resten av sidene , slik at alle innstillingene på standardinnstillingene. Trykk på " Finish" -knappen for å opprette prosjektet .
2

Velg " File " og deretter " Ny" for å åpne en fil oppretting vindu . Velg " Verilog HDL File " og trykk på "OK" -knappen for å legge til en ny Verilog fil til prosjektet . En tom Verilog filen vises i hovedteksten editor vinduet .
3

Definer en ny "modul" som har samme navn som prosjektet. Denne modulen skal huse all koden for pulsen program . Når du definerer en modul , kan du også definere input og output parametre . Den " puls " -modulen trenger to parametre : et klokkesignal og en utgang for den genererte puls . Skriv følgende for å definere modul med disse parameterne : en

modul puls (klokke , puls) ;
4

Definer to signaler : en inngang klokke signal og en utgang puls signal. Den klokke -signalet blir brukt til å utløse en puls på dens fallende kant . Den fallende kanten er der klokken signalet overganger fra en høy verdi til en lav verdi . I motsetning er stigende kanten den der klokken signalet overganger fra en lav verdi til en høy verdi . Klokken signal opprettholder den høye signal for samme tidsperiode som et svakt signal , og skaper et mønster som ser ut som et tog av bokser . Du kan definere begge signalene med følgende to setninger:

innspill klokke , utgang puls ,
5

Skriv følgende uttalelse å utføre en sekvens av handlinger med hverandre mens klokken tikker signal , utløser på fallende kant av klokken : en

alltid @ ( negedge klokke)
6

Plasser en enkelt bit på " pulsen " output signal, som dette:

puls < = 1'b1 ;
7

End modulen med følgende uttalelse : en

endmodule
8

kompilere og teste krets ved å trykke på "Play" -knappen i hovedverktøylinjen i det Quartus II programvare. Denne kretsen genererer en puls på fallende kant av klokkesignal .