Verilog er en HDL - maskinvare beskrivelse språk - som brukes av utviklere for å beskrive hardware . Verilog navn er avledet fra språkets evne til å både kontrollere og logge utvikling og implementering av elektroniske komponenter. SystemVerilog er en forlengelse av Verilog , og utdyper den HDL protokoller . På grunn av deres forhold, de to HDL er er veldig like. Men det er noen viktige faktorer som gjør det mulig å skille dem fra hverandre . Programming Interface

SystemVerilog søker å fokusere mulighetene til Verilog og forbedre på språkets evne til å kontrollere IP - baserte databrikker . SystemVerilog utdyper Verilog med gjennomføringen av " C" dataspråket støtte, slik at utviklere å definere HDL protokoller i populære programmering språk som C og C + + .
Development
< p> Verilog ble utviklet av automatiserte Integrerte Design Systems i 1985 . Nitten år senere introduserte Accellera SystemVerilog å utvide Verilog evner. Verilog startet som en privat HDL , før de ble offentliggjort i 1980 . Etter Verilog ble en offentlig HDL , var Acellera i stand til å både utvide standarden til SystemVerilog og opprettholde den foreldreløse Verilog HDL .
Object og Påstand - baserte Verification
< p > i motsetning Verilog , inneholder SystemVerilog HDL både objekt - basert og påstand - baserte verifisering. SystemVerilog kan brukes til å lage true /false -type påstander om brukte test moduler, som kutter noe av arbeidet ut av å implementere eksterne test moduler for godkjenningsprosessen .
IEEE Labels

Verilog er tildelt IEEE 1364 klassifisering av Institute of Electrical and Electronics Engineers, mens SystemVerilog er merket som IEEE 1800 . IEEE bestemmer seg på et sett av standarder , eller spesifikasjoner , skal at prosjekter møtes for å bære " IEEE " etiketten. De numeriske etiketter bidra til å skille Verilog og SystemVerilog fra IEEE utallige andre standarder og prosjekter - er det over 1300 maskinvare og programvare protokoller utviklet av IEEE komiteen

.